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Automatisierte Validierung und Test von High-Speed-I/Os   

01. Oktober 2013 - GÖPEL electronic hat einen Automatischen Applikations-Programm-Generator (AAPG) zur Design-Validierung und Test von FPGA-integrierten High-Speed-I/O (HSIO) auf Basis der ChipVORX-Technologie für FPGA Embedded Instruments entwickelt. Damit lässt sich die Qualität der Übertragungskanäle mit Hilfe von Bit Error Rate Tests (BERT) beurteilen. Zur Unterstützung der Design-Validierung ist auch eine grafische Auswertung mittels dynamischem Augendiagramm möglich. 

„Der Trend zu FPGA-basierenden Board-Designs mit BGA-Bauelementen wird von immer mehr High-Speed-I/O flankiert, welche jedoch durch den kontinuierlich sinkenden physikalischen Zugriff mit traditioneller Messtechnik nur noch schwierig getestet werden können − und genau dieses Problem adressiert unsere neue Lösung“, freut sich Heiko Ehrenberg, Technology Officer für Embedded System Access bei GOEPEL electronics in den USA. „Durch den hohen Automatisierungsgrad sind die FPGA-Parameter der High-Speed-I/O interaktiv definierbar und werden ohne Designsynthese sofort wirksam, wodurch die Anwender den Einfluss auf die Übertragungsqualität unmittelbar validieren können. Darüber hinaus werden die real im Silizium empfangenen Signale aufgenommen und visualisiert, was unverfälschte Messergebnisse ermöglicht.“

Über den Automatischen Application Program Generator

Der neue Generator ist eine weitere Option für die integrierte JTAG/Boundary-Scan-Software-Plattform SYSTEM CASCON und ermöglicht die automatisierte Erzeugung kompletter  Application Scripts für FPGA Embedded HSIO Test Instruments. Dazu gehört die chipabhängige Auswahl des Instruments, die Etablierung im FPGA, die Adressierung, die Konfigurierung, die prozedurale Ansteuerung, die Qualifikation der gewonnenen Daten, sowie die grafische Visualisierung des Auges.

Der AAPG verbindet die in einem ChipVORX-Modell integrierten spezifischen Instrument-Informationen mit der systeminternen Datenbasis zur strukturellen und funktionalen Beschreibung der Unit Under Test (UUT), sowie den protokollspezifischen Vorgaben des Nutzers zur Konfigurierung der High-Speed-I/O-Kanäle des Target-FPGA. Das im Resultat vollautomatisch erzeugte Script beruht auf der in SYSTEM CASCON integrierten Standardsprache CASLAN (CAScon LANguage) und kann auf jeder Run-Time-Station ohne weitere Optionen ausgeführt werden. Dabei werden auch Gang-Applikationen unterstützt.

Über Bit Error Rate Test (BERT)

Zur Beurteilung der Kanalqualität in digitalen Übertragungssystemen werden sogenannte Bit Error Rates (BER) gemessen. BER ist das Verhältnis von fehlerhaft übertragenen Bits zur Gesamtzahl der transportierten Bits in einem bestimmten Zeitintervall. Die Gerätetechnik besteht im Wesentlichen aus den Basiselementen Pattern-Generator, Transceiver mit Error Detector und einem Clock-Generator, welcher beide synchronisiert. Wichtig für die Güte des Bit Error Rate Tests sind insbesondere die vom Pattern-Generator generierten Bitmuster, da diese einen entscheidend Einfluss auf die Stimulation von Fehlern während der Übertragung haben (Stress Pattern).

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