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EDA Software zur Verifikation von  BSDL

22. November 2010 - GÖPEL electronic hat unter dem Namen TAP Checker eine neuen Generation EDA Software zur Verifikation von  BSDL (Boundary Scan Description Language) Files vorgestellt.  Die innovative Tool-Suite ermöglicht sowohl die automatische Generierung von Simulationsvektoren, als auch von Pattern zum Halbleitertest und ist durch eine modulare Architektur bereits zur erweiterten Unterstützung neuester IEEE Test- und Debug-Standards gerüstet.

„Die Qualität der BSDL-Files hat einen fundamentalen Einfluss auf die Effektivität der Projektentwicklung von sämtlichen Test- und Programmierprozeduren und mit unserer neuen Software schaffen wir hier die Grundlage für eine signifikant flexiblere und tiefere Verifikation als bisher", erklärt Heiko Ehrenberg, Manager US Operations von GOEPEL electronics. „Durch die angewendete Spin-Off Strategie profitiert TAP Checker in hohem Maße von der bereits vorhandenen CAT-Software, was perspektivisch eine hervorragende Entwicklungs-Synergie zwischen Chip- und Boardlevel-Systemlösungen gewährleistet. Gleichzeitig verfügen wir mit der neuen Software-Generation auch über eine exzellente Ausgangsposition, die mit den fortgeschrittenen Technologien zur Chipintegration verbundenen Veränderungen bei den Test- und Debug-Standards effizient anzugreifen".

TAP Checker^TM basiert auf einer modularen Plattform-Architektur mit einer zentralen Datenbasis und einzeln lizensierbaren Modulen zum Datenimport, zur automatischen Testvektor-Generierung, sowie zum Export der Daten. Dieser Aufbau ermöglicht eine offene Erweiterbarkeit der Tool-Suite, sowie der unterstützten Bus-Protokolle ohne Beeinflussung der Rückwärts-Kompatibilität. Nach dem Import der BSDL-Files - wobei diese Syntax-, Semantik- und Konsistenz geprüft werden - stehen dem Nutzer eine Vielzahl von parametrisierbaren Optionen zur Generierung einer optimierten Testbench zur Verfügung. Dabei wird neben dem Standard IEEE1149.1 auch IEEE1149.6 zum Test von Advanced Digital Networks unterstützt. Bei sämtlichen Operationen ist TAP Checker^TM auch in der Lage, kundespezifisch definierte Initialisierungs- und Steuersequenzen automatisch in die Testbench einzuspiegeln, was die Flexibilität signifikant erhöht.

Zum Export der erzeugten Testmuster stehen Optionen für VHDL (IEEE1076), Verilog (IEEE1364) und STIL (IEEE1450) zur Verfügung. Dadurch kann der TAP Checker^TM nicht nur an sämtliche Simulatoren gekoppelt werden, sondern bietet auch einen standardisierten Link zum Transfer der Testvektoren auf alle marktführenden Chiptester. Insofern bietet die Lösung für die Anwender in doppelter Hinsicht Vorteile, da sie nicht nur die Testbench-Qualität verbessern hilft, sondern auch die Fehlerabdeckung beim Halbleitertest erhöht.

TAP Checker^TM ist für die Betriebssysteme SOLARIS®, Windows® und LINUX® verfügbar, wobei die Plattform, sowie die einzelnen Optionen per Lizenzmanager freigeschaltet werden. Die Auslieferung des Softwarepaketes in der Version 1.0 hat bereits begonnen.

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