Kostenfreie JTAG/Boundary Scan Board-Analyse

22. Juli 2009 - Applikationsingenieure von GÖPEL electronic analysieren bis zum 30.09.09 kostenlos, wie man mit Hilfe von JTAG/Boundary Scan beim Testen, Programmieren, Verifizieren und Emulieren Kosten sparen und gleichzeitig die Qualität der Produkte sicherstellen kann.

Benötigt werden ein Schaltplan (durchsuchbares PDF) sowie eine Bauelemente- und Netzliste (Layout-Daten) der zu überprüfenden Baugruppe. Applikationsingenieure von GÖPEL electronic analysieren diese Daten hinsichtlich Design for Testability (DfT) und auf Möglichkeiten zur Steigerung der Testabdeckung. Dabei geht es sowohl um die Einbindung von (noch) nicht testbaren Bereichen auf dem Board, um die Erweiterung des Tests über die Boardgrenzen hinaus (z.B. durch Anbindung von externen Modulen) als auch um die Ansteuerung eventuell vorhandener Chip-interner Testressourcen.

Interessenten senden also die Daten ihrer Baugruppe nach Jena, und erhalten als Ergebnis ein Analyse-Dokument mit den Einzelheiten der Untersuchung. Wer sein(e) Board(s) kostenfrei analysieren lassen möchte, wendet sich bitte an Herrn Frank Richter per Email unter Diese E-Mail-Adresse ist gegen Spambots geschützt! JavaScript muss aktiviert werden, damit sie angezeigt werden kann. oder telefonisch unter 03641-6896 731.